سلام و خیر مقدم خدمت تمامی علاقه مندان به تراشه های برنامه پذیر

این کانال با هدف ارائه مطالب آموزشی راه اندازی شده است و قصد داریم در آن تجربیات کاری تیمی از طراحان را در اختیار علاقه مندان به تراشه های FPGA و SoC قرار دهیم.
مطالب با سطوح مهارتی متفاوت و با دسته بندی موضوعی ارائه می شوند و گسترده وسیعی را در بر می گیرند:

🎯 اخبار و فناوری های مرتبط با تراشه های برنامه پذیر
🎯 سوالات کاربران و پاسخ های ارائه شده به ایشان
🎯 تجربیات کاری به همراه تکنیک های طراحی و پیاده سازی
🎯 مقالات آموزشی در رابطه با ابزارهای طراحی
🎯 آموزش های گام به گام و هدفمند
🎯 اطلاع رسانی دوره ها و رویدادهای آموزشی

از همراهی شما سپاسگزاریم
تماس با ما @ask_linx

@Hexalinx

#Petalinux
#Essentials

✅ پتالینوکس چیست؟

پاسخ کوتاه این است که پتالینوکس (petalinux) مجموعه ای از ابزارهای نرم افزاری است که برای توسعه لینوکس تعبیه شده (embedded linux) توسط شرکت Xilinx ارائه شده است. پاسخ طولانی این است که پتالینوکس در واقع عنوان یک بسته نرم افزاری انحصاری است ولی نمی توان آن را به عنوان یک راه حل مستقل و کامل برای توسعه لینوکس تعبیه شده برای تراشه های Xilinx در نظر گرفت. پروسه بکارگیری آن متشکل از مراحل متعددی است و به دیگر برنامه های Xilinx مانند Vivado و Xilinx SDK متکی است. پتالینوکس تنها روی سیستم عامل های مبتنی بر هسته لینوکس نصب می شود و نسخه ویندوزی ندارد.

@Hexalinx

#Virtual_Input_Output
#VIO
#Essentials

✅ ورودی/خروجی مجازی چیست؟

شرکت Xilinx برای تسهیل فرایند تست و خطایابی تراشه های تولیدی خود، از یک IP Core با عنوان ورودی خروجی مجازی یا Virtual Input Output-VIO استفاده می کند. این IP هم از طریق Vivado و هم ISE دردسترس است و حداکثر فرکانس کاری آن برای تراشه های سری 7 حدود 250 مگاهرتز است. این IP Core دو قابلیت مهم دارد که عبارت است از:

1️⃣ اعمال ورودی های بلادرنگ سنکرون و آسنکرون به بخش های مختلف طرح
2️⃣ مانیتورینگ بلادرنگ سیگنال های داخلی طرح به صورت سنکرون و آسنکرون

@Hexalinx

#Static_Timing_Analysis
#STA
#Intermediate

✅ آنالیز زمانبندی ایستا چیست؟

به طور کلی هر طراحی مبتنی بر FPGA ترکیبی است از مجموعه سلول ها و نت های متصل به هم که یک عملکرد خاص را به همراه دارند. در اولین گام، بررسی صحت عملکرد طراحی (Design Functionality) با استفاده از ابزارهای شبیه سازی انجام می شود.

از سوی دیگر تعیین کارایی قطعه (Device Performance) با توجه به تاخیرهای بین سلول های سازنده طرح انجام می شود، به عبارت دیگر آیا قطعه قادر است عملکرد مطلوب طراح را با سرعت مد نظر وی اجرا کند یا خیر. در اولین گام، بررسی کارایی قطعه با آنالیز زمانبندی ایستا یا همان static timing analysis-STA انجام می شود.

@Hexalinx

🌐 سوالات کاربران

✳️ آیا لازم است بعد از روشن شدن و پیکره بندی FPGA، آن را ریست کنیم؟

✅ خیر، به طور کلی زمانی که FPGA پیکره بندی می شود، تمامی سلول های درون تراشه مقدار دهی می شوند. این مقدار دهی چیزی فراتر از اعمال یک ریست ساده روی فلیپ فلاپ هاست و تمامی بخش های تراشه را در بر می گیرد، به عبارت دیگر پیکره بندی یک ریست سراسری است که در آن تمام سیگنال ها و حتی فضای درون بلوک های حافظه را تحت تاثیر قرار می دهد و به نوعی همه چیز مقدار دهی اولیه می شود، توجه شود که این مقدار دهی لزوما صفر نیست و می تواند مطابق با نظر طراح هر مقداری باشد.

@ask_linx
@Hexalinx

#C_Model
#Advanced

✅ معرفی C Model

شبیه سازی دقیق عملکرد یک IP Core درون کدهای سطح بالای طراحی سیستمی که غالبا به زبان ++C/C و یا Matlab توسعه داده می شوند، یک چالش بزرگ برای طراحان است.

شرکت Xilinx برای یکسری از IP Core های پرکاربرد خود مدلی دقیق ارائه کرده است که می تواند به عنوان نماینده IP Core در کدهای C و یا Matlab فراخوانده شود و در اصطلاح یک عملکرد bit_accurate را به ارمغان بیاورد.

این مدل دقیق متشکل از مجموعه ای از توابع C درون کتابخانه های اشتراکی است و C Model نام گذاری شده است. برخی از مهمترین IP Core هایی که C Model دارند، عبارتند از:

#dds, #xfft, #div_gen, #dft, #cordic, #fir_compiler, #cmpy

@Hexalinx

#ISE
#Essentials

✅ رفع مشکل بسته شدن ISE در ویندوز 10

در ویندوز 10 بعد از نصب نرم افزار و کرک کردن آن ممکن است با مشکل بسته شدن نرم افزار در حین اجرای آن برخورد کنید که برای رفع این مشکل می توانید بصورت زیر عمل کنید :

برای رفع این مشکل ابتدا نرم‌افزار را نصب و به نحو صحیح کرک کنید و بعد از نصب و با فرض اینکه نرم‌افزار را در درایو C نصب کرده‌اید، مراحل زیر را به دقت انجام دهید تا مشکل برطرف شود:

1️⃣ ابتدا وارد پوشه C:\Xilinx\14.7\ISE_DS\ISE\lib\nt64 شوبد و نام فایل libPortability.dll را به libPortability.dll.orig تغییر دهید.

2️⃣ در پوشه مرحله 1️⃣ ، یک کپی از فایل libPortabilityNOSH.dll ایجاد کنید و نام آن را libPortability.dll بگذارید.

3️⃣ حال وارد پوشه C:\Xilinx\14.7\ISE_DS\common\lib\nt64 شوید و فایل libPortabilityNOSH.dll را در این پوشه هم کپی کنید.

4️⃣ در پوشه مرحله 3️⃣ ، نام فایل libPortability.dll را به libPortability.dll.orig تغییر دهید.

5️⃣ در آخر، نام فایل libPortabilityNOSH.dll در پوشه مرحله 3️⃣ را به libPortability.dll تغییر دهید.

@Hexalinx

#Deep_Learning_Processor_Unit
#DPU
#Advanced

✅ معرفی DPU

واحد پردازشگر یادگیری عمیق (DPU) یک موتور قابل برنامه ریزی برای شبکه های عصبی کانولوشنال است که توسط Xilinx در سال 2019 ارائه شده است. این واحد شامل ماژول پیکربندی برای رجیسترهای داخلی، ماژول کنترل کننده جریان داده ها و ماژول محاسباتی کانولوشنال است. بکارگیری مجموعه ای از دستورالعمل های اختصاصی، DPU را قادر می سازد تا کارآیی بسیار بالایی در انجام محاسبات مورد نیاز شبکه های عصبی کانولوشنال داشته باشند . مهمترین شبکه های عصبی کانولوشنال توسعه داده شده در DPU عبارتند از:

#VGG, #ResNet, #GoogLeNet, #YOLO, #SSD, #MobileNet, #FPN

@Hexalinx

#Integrated_Logic_Analyser
#ILA
#Essentials

✅ لاجیک آنالیزر داخلی چیست؟

شرکت Xilinx برای تسهیل فرایند تست و خطایابی تراشه های خود، از یک IP Core با عنوان لاجیک آنالیزر داخلی یا Integrated Logic Analyser-ILA استفاده می کند. این IP Core هم از طریق Vivado و هم ISE دردسترس است. این IP Core به نوعی یک شفافیت داخلی در FPGA ایجاد می کند و امکان نمایش وضعیت سیگنال ها، باس های داده، اینترفیس ها و پورت های سایر IP Core ها را فراهم می آورد. در حالت کلی ILA برخلاف VIO با نمونه برداری از وضعیت سیگنال ها و ذخیره آنها در بلوک های حافظه درون تراشه، امکان نمایش رفتار سیستم در یک بازه زمانی را فراهم می کند. نحوه نمونه برداری و ذخیره اطلاعات با استفاده از مدارات اضافی که توسط LUT ها پیاده سازی می شود قابل کنترل است.

@Hexalinx